12月17日消息 来自“复旦大学微电子学院”的消息显示 该校周鹏团队针对具有重大需求的3nm至5nm节点晶体管技术 验证了双层沟道厚度分别为0.6 /1.2nm的围栅多桥沟道晶体管（GAA Gate All Around） 实现了高驱动电流和低泄漏电流的融合统一 为高性能低功耗电子器件的发展提供了新的技术途径。据悉 相关成果已经在第66届IEDM国际电子器件大会上在线发表。

双桥沟道晶体管示意图及其性能图

随着集成电路制造工艺进入到5纳米技术节点以下 传统晶体管微缩提升性能难以为继 技术面临重大革新。采用多沟道堆叠和全面栅环绕的新型多桥沟道晶体管乘势而起 利用GAA结构实现了更好的栅控能力和漏电控制 被视为3-5纳米节点晶体管的主要候选技术。三星已计划从2022年投产的第一代3nm就引入GAA晶体管 台积电略保守 3nm仍是FinFET 2nm开始启用GAA。

目前 现有工艺已实现了7层硅纳米片的GAA多桥沟道晶体管 大幅提高驱动电流 然而随着堆叠沟道数量的增加 漏电流也随之增加 导致的功耗不可忽视。

针对上述问题 团队设计并制备出了超薄围栅双桥沟道晶体管 利用二维半导体材料优秀的迁移率 和围栅增强作用的特点 驱动电流与普通MoS晶体管相比提升超过400% 室温下可达到理想的亚阈值摆幅（60mV/dec）。同时由于出色的静电调控与较大的禁带宽度 可有效降低漏电流。该器件驱动电流与7叠层硅GAA晶体管可相比拟 漏电流却只有硅器件的1.9% 降低了两个数量级 在未来高性能低功耗晶体管技术应用领域具有广阔的应用前景。

该项研究工作主要由博士生黄晓合和刘春森完成 得到了微电子学院教授张卫的指导 获得了国家自然科学基金杰出青年科学基金、应急重点项目及上海市集成电路重点专项等项目的资助 以及复旦大学专用集成电路与系统国家重点实验室的支持。 责任编辑:tzh